El Amber núcleo de procesador es un Open source BRAZO-compatible con 32 bits RISC procesador. Está alojado en el OpenCores sitio web y forma parte de un movimiento para desarrollar una biblioteca de la propiedad intelectual de hardware de código abierto.[1] El núcleo de ámbar es totalmente compatible con el ARMv2 conjunto de instrucciones y por lo tanto, es apoyado por el GNU toolchain. Esta versión antigua del conjunto de instrucciones ARM es compatible porque no está cubierto por patentes así que puede ser implementado sin una licencia de ARM Holdings, a diferencia de algunos proyectos de fuente abierta anterior.[2] El proyecto de ámbar proporciona que un completo integrado FPGA sistema incorpora el núcleo de color ámbar y un número de periféricos, incluyendo UARTs, cronómetros y un Ethernet MAC.
Hay dos versiones de la base proporcionada en el proyecto de color ámbar. El ámbar 23 tiene una tubería de 3 etapas, una instrucción unificada y caché de datos, un Obús interfaz y es capaz de 0.75 DMIPS por MHz. El ámbar 25 tiene una tubería de 5 etapas, instrucciones y datos separados cachés, una interfaz de obús y es capaces de 1,0 DMIPS por MHz. Ambos núcleos aplicación exactamente la misma ISA y son 100% software compatible.
El núcleo Amber 23 es un muy pequeño núcleo de 32 bits que proporciona un buen rendimiento. Ejecutan instrucciones basadas en el registro en un solo ciclo, excepto por las instrucciones que implican la multiplicación. Instrucciones de carga y almacén requieren tres ciclos. Tubería del core se paró cuando se produce un fallo de memoria caché, o cuando el núcleo realiza un acceso de obús.
El núcleo de ámbar 25 proporciona un mejor rendimiento de 30 a 40% de la base de Amber 23 pero también es 30 a 40% más grande. Ejecutan las instrucciones basadas en el registro en un solo ciclo, excepto por las instrucciones que impliquen multiplicación, o las operaciones de cambio complejo. Instrucciones de carga y almacén también ejecutan en un solo ciclo a menos que haya un conflicto de registro con una instrucción siguiente. Tubería del core se paró cuando una señorita de caché se produce en cualquier memoria caché, cuando se detecta un conflicto de instrucción, cuando se ejecuta un cambio complejo, o cuando el núcleo realiza un acceso de obús.
Ambos núcleos han sido verificados por arrancar un Linux kernel 2.4. Versiones de la Kernel de Linux de la rama 2.4 y anteriores contienen las configuraciones para la ISA soportados. La 2.6 y versiones posteriores del kernel de Linux no explícitamente apoyo el brazo v2a ISA y así lo requiera más modificaciones para ejecutar. Los núcleos no contienen un unidad de gestión de memoria (MMU) así que sólo pueden ejecutar la variante sin memoria virtual de Linux, ΜClinux.
Los núcleos se desarrollaron en Verilog 2001 y están optimizados para FPGA síntesis. Por ejemplo no hay ninguna lógica de reset, se reinician todos los registros como parte de inicialización de la FPGA.
Para una descripción de la ISA ARMv2, ver Sistema operativo de Arquímedes - una guía de Dabhand,[3] o ACORN RISC máquina Manual de datos familiares.[4]
Referencias
^Credo de código abierto se traslada a diseño de la viruta
^Amber RISC núcleo en 32bitmicro
^Sistema operativo de Arquímedes - una guía de Dabhand
^ACORN RISC máquina Manual de datos familiares
Enlaces externos
Sitio web oficial
Especificación de la base de ámbar
Marsohod Blog
Cambridge llamado: El ascenso de los clones de brazo