Sesgo de reloj

La operación de sistemas de circuito digital más, tales como sistemas informáticos, está sincronizada con una señal periódica conocida como un "reloj" que dicta la secuencia y la estimulación de los dispositivos del circuito. Este reloj se distribuye desde una fuente única de todos los elementos memoria del circuito, que son también llamados registros o chanclas. En un circuito utilizando registros de flancos, cuando el borde de reloj o garrapata llega a un registro, el registro de transferencias el registro de entrada a la salida del registro, y estos nuevos valores de salida fluyen a través de la lógica combinatoria para proporcionar que los valores de registro de entradas para el próximo pulso de reloj. Idealmente, la entrada a cada elemento de la memoria alcanza su valor final a tiempo para el siguiente pulso de reloj para que el comportamiento de todo el circuito se puede predecir exactamente. La velocidad máxima a la cual un sistema puede ejecutar debe tener en cuenta la variación que se produce entre los distintos elementos de un circuito debido a diferencias en la longitud física del camino, temperatura y composición.

En un circuito síncronodos registros, o flip-flop, se dicen que son "secuencialmente adyacentes" si se les conecta una ruta lógica. Dado dos registros secuencialmente adyacentes R_i y R_j con tiempos de llegada de reloj en destino y fuente registro reloj pines igual a T_Ci y T_Cj respectivamente, sesgo de reloj puede ser definido como: T_{Sesgar i, j} = T_Ci -T_Cj.

En el diseño de circuitos

En diseños de circuitos, sesgo de reloj (a veces llamado inclinación de la sincronización) es un fenómeno en circuitos síncronos en que el reloj de la señal (enviados desde la circuito del reloj) llega a diferentes componentes en distintos momentos. Esto puede ser causado por muchas cosas diferentes, tales como cable de interconexión longitud, las variaciones de temperatura, variación en los dispositivos intermedios, acoplamiento capacitivo, imperfecciones de materiales y diferencias en la capacitancia de entrada en las entradas de reloj de dispositivos usando el reloj. A medida que aumenta la velocidad de reloj de un circuito, tiempo llega a ser más crítico y menos variación puede tolerarse si el circuito está funcionando adecuadamente.

Existen dos tipos de reloj de inclinación: sesgo negativo y sesgo positivo. Sesgo positivo se produce cuando el registro transmite recibe la señal de reloj antes de recibir el registro. Sesgo negativo es lo contrario: la caja receptora recibe la señal de reloj antes de enviar el registro. Cero reloj sesgo se refiere a la llegada de la señal de reloj simultáneamente en transmisión y recepción de registro.

Sesgo perjudicial

Dos tipos de violación pueden ser causados por reloj para sesgar. Uno de los problemas es causada cuando el reloj viaja más lento que el camino de un registro a otro, permitiendo datos penetrar en dos registros en la misma señal de reloj, o tal vez destruir la integridad de los datos de cierre. Esto se llama un Sostenga la violación porque los datos anteriores no se celebra mucho en el flip-flop destino a ser debidamente registrado a través de. Otro problema es causado si el flip-flop de destino recibe la señal de reloj más temprano que el flip-flop fuente - la señal de datos tiene mucho menos tiempo para alcanzar el flip-flop destino antes del siguiente pulso de reloj. Si no logra hacerlo, un violación de configuración se produce, llamados porque no se estableció los nuevos datos y estable antes de que llegara el siguiente pulso de reloj. Una violación espera es más grave que una violación de configuración porque no puede arreglarse aumentando el período de reloj. Sesgo positivo y negativo sesgar negativamente no configuración del impacto y mantenga las limitaciones de tiempo respectivamente (véase las desigualdades más abajo).

Sesgo beneficioso

Reloj inclinación también puede beneficiarse un circuito disminuyendo el período de reloj localmente en el cual el circuito funcionará correctamente. Para cada fuente y al registro destino conectados por un camino, deben ser obedecidas las desigualdades siguientes configuración y mantenga:

1. $T \ge reg + path_{max} + J + S - (s_d - s_s)$
2. $(s_d - s_s) \le reg + path_{min} - J - H$

donde

• T es el período de reloj,
• reg reloj del registro fuente a retraso Q,
• $path_{max}$ es el camino con el retardo más largo de origen a destino,
• J es un límite superior en la inquietud,
• S es el tiempo de configuración del registro de destino
• $(s_d - s_s)$ representa el reloj oblicuo de la fuente de los registros de destino,
• $path_{min}$ es la ruta con el menor retraso de origen a destino,
• H es el tiempo de espera del registro de destino,
• $s_d$ es el reloj del sesgo en el registro de destino, y
• $s_s$ el reloj es sesgar el registro de la fuente.

Reloj positiva sesga es bueno para la fijación de las violaciones de configuración, pero puede contener causa violaciones. Sesgo negativo reloj puede protegerse contra una violación de la espera, pero puede causar una violación de la instalación.

En las desigualdades anteriores, un solo parámetro, J, se utiliza para tomar en cuenta la inquietud. Este parámetro debe ser un límite superior para la diferencia de inquietud en todos los pares de origen destino/registro registro. Sin embargo, si se conoce la estructura de la red de distribución de reloj, pares de origen diferente registro/destino registro pueden tener inquietud diferentes parámetros, y un valor de jitter diferentes puede utilizarse para la restricción del asimiento en contraste con el valor de la restricción de la configuración. Por ejemplo, si el registro de la fuente y el destino registra recibir sus señales de reloj de un común cerca de búfer de reloj, la inquietud para que mantenga la restricción puede ser muy pequeño, ya que cualquier variación en la señal de reloj afectarán igualmente los dos registros. Para el mismo ejemplo, la inquietud con destino a la restricción de configuración debe ser mayor que para la restricción de la espera, porque la inquietud puede variar de pulso de reloj de pulso de reloj. Si el registro fuente recibe su señal de reloj de un amortiguador de la hoja de la red de distribución de reloj que está muy lejos de la solución tampón hoja alimentación del registro de destino, entonces la inquietud obligada tendrá que ser mayor para tener en cuenta los caminos reloj diferente a los dos registros, que pueden tener fuentes de ruido diferentes acoplamiento dentro de ellas.

Figura 1. Los peligros de cero sesgan. El FF2 -> Ruta funcionará incorrectamente con una violación de espera si se produce una pequeña cantidad de retraso de reloj extra FF3, como inquietud de reloj, FF3.

Figura 2. Una pequeña cantidad de retardo insertado en la entrada de reloj de FF2 protectores contra la violación de una bodega en el FF2 -> Ruta FF3 y al mismo tiempo permite el FF1 -> FF2 sendero para operar en un período de reloj más bajo. Este circuito sesgo intencional es tanto más seguro y más rápido que el circuito cero oblicuo de la figura 1.

Las figuras 1 y 2 muestran una situación donde el sesgo intencional reloj puede beneficiar un circuito síncrono. En el circuito de cero-sesgo de la figura 1, un largo camino pasa de flip-flop FF1 FF2 flip-flop, y una ruta corta, como una ruta de registro de desplazamiento, de FF2 a FF3. El FF2 -> FF3 camino está peligrosamente cerca de tener una violación de espera: si incluso una pequeña cantidad de retraso adicional reloj ocurre en FF3, esto podría destruir los datos en la entrada D del FF3 antes de que el reloj llegue a él a través del reloj a salida de FF3 Q. Esto puede suceder incluso si FF2 y FF3 eran físicamente cerca uno del otro, si las entradas de reloj pasó de búferes de diferentes hojas de una red de distribución de reloj.

La figura 2 muestra cómo el problema se puede fijar con reloj intencional para sesgar. Una pequeña cantidad de retardo adicional se interpone antes de reloj de FF2 entrada, que entonces con seguridad el FF2 -> FF3 camino lejos de su violación de mantener posiciones. Como beneficio adicional, este mismo retraso adicional reloj relaja la restricción de la configuración para el FF1 -> Ruta FF2. El FF1 -> FF2 camino puede funcionar correctamente en un período de reloj que es menos de lo que se requiere para el cero reloj sesgar caso, por un importe igual al retraso del buffer agregado reloj demora.

Una idea falsa común sobre intencional clock skew es que es necesariamente más peligroso que cero reloj para sesgar o que requiere un control más preciso de los retrasos en la red de distribución de reloj. Sin embargo es el circuito de la figura 1 que está más cerca de mal funcionamiento cero skew - una pequeña cantidad de inclinación para el FF2 -> FF3 par positivo reloj causará una violación de la espera, mientras que el circuito sesgo intencional de la figura 2 es más tolerante a las variaciones de retraso involuntario en distribución de reloj.

Óptima posición oblicua

Si los tiempos de llegada de reloj en los registros individuales son vistos como variables para ajustarse con el fin de reducir al mínimo el período de reloj mientras satisface la instalación y mantener las desigualdades por todos los caminos a través del circuito, entonces el resultado es un Programación lineal problema. En este programa lineal, cero sesgo de reloj es simplemente un punto factible - la solución para el programa lineal da generalmente un período de reloj que es menos de lo que se logra por cero sesgar. Además, márgenes de seguridad mayores o iguales a cero caso el inclinación pueden ser garantizados mediante el establecimiento de configuración y veces y consolidados apropiadamente en el programa lineal de la inquietud.

Debido a la forma simple de este programa lineal, un algoritmo fácilmente programado está disponible para llegar a una solución. Mayoría de los sistemas CAD para el Diseño VLSI y FPGA contiene instalaciones para optimizar el reloj sesga.

Confusión entre reloj oblicua y reloj jitter

Además de reloj sesgo debido a las diferencias estáticas en la latencia del reloj de la fuente de reloj a cada registro registrado, no hay señal de reloj es perfectamente periódica, por lo que el período de reloj o reloj ciclo tiempo varía incluso en un solo componente, y esta variación es conocida como reloj Jitter. En un momento determinado en una red de distribución de reloj, la inquietud es el único contribuidor a la incertidumbre de sincronización de reloj.

Como una aproximación, a menudo es útil examinar la incertidumbre total reloj de sincronización entre dos registros como la suma de reloj espacial sesgar (las diferencias espaciales en estado latente del reloj de la fuente de reloj) y reloj jitter (es decir, la no-periodicidad del reloj en un determinado punto de la red). Desafortunadamente, reloj espacial inclinación varía en el tiempo de un ciclo a otro debido a las variaciones dependientes del tiempo local en la fuente de alimentación, temperatura local y ruido de acoplamiento a otro tipo de señales.

En el caso habitual de envío y recepción de los registros en diferentes lugares, por lo tanto, es imposible claro para separar la incertidumbre de sincronización de reloj total en posición oblicua espacial y la inquietud. Así algunos autores utilizan el reloj de término oblicuo para describir la suma de inclinación espacial reloj y reloj jitter. Esto por supuesto significa que el reloj sesgar entre dos puntos varía de ciclo a ciclo, que es una complejidad que rara vez se menciona. Muchos otros autores utilizan el término sesgar el reloj solamente para la variación espacial de tiempos de reloj y utilizan el término reloj jitter para representar el resto de la incertidumbre de sincronización de reloj total. Por supuesto esto significa que la inquietud del reloj debe ser diferente en cada componente, que raramente se habla otra vez.

Afortunadamente, en muchos casos, oblicua espacial reloj permanece bastante constante de ciclo a ciclo, para que el resto de la incertidumbre de sincronización de reloj total puede ser aproximado bien por un valor de jitter reloj común único.

En una red

En una red como internet, sesgo de reloj describe la diferencia de tiempo indicado por los relojes en los distintos nodos de la red. Generalmente es un fenómeno inevitable (por lo menos si uno mira las resoluciones mili-segundo), pero reloj oblicua de decenas de minutos o más también es bastante común. Las operaciones de red que requieren sellos de tiempo que son comparables entre hosts pueden ser afectados por reloj de sesgo. Un número de protocolos (ej.: Network Time Protocol) han sido diseñados para reducir el sesgo de reloj y producir funciones más estables. Algunas aplicaciones (como servidores de juegos) también pueden usar su propio mecanismo de sincronización para evitar problemas de fiabilidad debido a la inclinación del reloj.

Interfaces

Sesgo de reloj es la razón por qué a velocidades rápidas o largas distancias, interfaces seriales (e.g. Serial Attached SCSI o USB) son preferibles sobre las interfaces en paralelo (por ejemplo en paralelo SCSI).

Véase también

• Deriva de reloj
• Jitter

Referencias

• Friedman, por ejemplo, ed., Redes de distribución de reloj en sistemas y circuitos VLSIIEEE Press, 1995.

• Tam, S., Limaye, D.L. y Desai, la ONU, "Reloj de generación y distribución para el procesador Itanium 2 de 130 nm con caché L3 de 6 MB en el chip", en Revista IEEE de circuitos de estado sólidosVol. 39, núm. 4, abril de 2004.

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