SuperH
| Diseñador | Hitachi Ltd. |
|---|---|
| Brocas | 32-bit |
| Introducido | de los años 90 |
| Diseño | RISC |
| Codificación | Fijo |
| Endianness | Bi |
SuperH (o SH) es un 32-bit conjunto de instrucciones reducido computación (RISC) arquitectura de conjunto de instrucciones (ISA) desarrollado por Hitachi. Es implementado por Microcontroladores y microprocesadores para sistemas embebidos. Las arquitecturas SH-3 y SH-4 apoyan ambos orden de bytes big-endian y little-endian (son BI-endian).
Contenido
- 1 Historia
- 2 Modelos
- 3 SH-2
- 4 SH-2A
- 5 SH-4
- 6 Enlaces externos
Historia
La familia de núcleo de procesador SuperH primero fue desarrollada por Hitachi en la década de 1990. Hitachi ha desarrollado un grupo completo de ascendentes compatibles conjunto de instrucciones núcleos de CPU. El SH-1 y el SH-2 fueron utilizados en la Sega Saturn y Sega 32 X. Estos núcleos tienen 16-bit instrucciones para la mejor densidad de código de instrucciones de 32 bits, un beneficio al tiempo que la memoria era muy caro.
Unos años más tarde el núcleo SH-3 fue agregado a la familia de CPU SH; las nuevas características incluyen otro concepto de interrupción, un unidad de gestión de memoria (MMU) y un concepto de caché modificado. El núcleo SH-3 también tiene un DSP extensión, que entonces se llama SH-3-DSP. Con rutas de datos extendidos para procesamiento DSP eficiente, acumuladores especiales y un dedicado MAC-tipo motor DSP, este núcleo fue unificar el DSP y el mundo de procesador RISC. También se utilizó un derivado con el núcleo original de SH-2.
Para el Dreamcast, Hitachi desarrolló la arquitectura SH-4. Superescalar ejecución de la instrucción (2 vías) y un Vector unidad de punto flotante fueron los aspectos más destacados de esta arquitectura. SH-4 basado en chips normales fueron introducidos alrededor de 1998.
A principios de 2001, Hitachi y STMicroelectronics formado el Compañía IP SuperH, Inc., que se iba a licenciar el núcleo SH-4 a otras empresas y estaba desarrollando la arquitectura SH-5, la primera jugada de SuperH en el área de 64 bits. En 2004, que se convirtió en SuperH, Inc. vendió la IP de estos núcleos de CPU a Renesas Technology Renesas Electronics en el 2010.
El SH-5 diseño admite dos modos de operación. Modo SHcompact es equivalente a las instrucciones del modo de usuario del conjunto de instrucciones SH-4. Modo SHmedia es muy diferente, usando instrucciones de 32 bits con sesenta y cuatro registros de entero de 64 bits y SIMD instrucciones. En el modo SHmedia el destino de un rama (salto) se carga en un registro de rama por separado de la instrucción actual rama. Esto permite que el procesador almacena instrucciones para una rama sin tener que snoop la secuencia de instrucciones. La combinación de una codificación compacta instrucciones de 16 bits con una codificación más potente de instrucción de 32 bits no es exclusiva de SH-5; BRAZO los procesadores tienen un modo de pulgar de 16 bits, y MIPS los procesadores tienen un modo MIPS-16. Sin embargo, SH-5 diferencia porque su modo de compatibilidad con versiones anteriores es la codificación de 16 bits en lugar de la codificación de 32 bits.
La evolución de la arquitectura SuperH aún continúa. El último paso evolutivo pasó alrededor de 2003 donde los núcleos de SH-2 hasta SH-4 fueron recibiendo unificados en un núcleo superescalar de SH-X que forma una especie de instrucción set superconjunto de las arquitecturas anteriores.
Hoy en día, los núcleos de CPU SuperH, arquitectura y productos son con Renesas Electronics, una fusión de los grupos de semiconductores de Hitachi y Mitsubishi y la arquitectura se consolida en el SH-2, SH-2A, SH-4A, SH4 y SH-3 plataformas dando una familia escalable.
Modelos
La familia de núcleos de CPU SuperH incluye:
- SH-1 - se utiliza en microcontroladores para aplicaciones embebidas profundamente (CD-ROM unidades de disco, Electrodomésticos grandesetc..)
- SH-2 - se utiliza en microcontroladores con requisitos más altos de rendimiento, también utilizados en industria automotriz tal como unidades de control del motor o en aplicaciones de redes y también en las consolas de videojuegos, como la Sega Saturn. El SH-2 también ha encontrado casa en muchas aplicaciones de control de motor, incluyendo Subaru, Mitsubishi y Mazda.
- SH-2A - el núcleo SH-2A es una extensión del núcleo SH-2 incluyendo algunas instrucciones adicionales, pero lo más importante hacia una Arquitectura superescalar (es capaz de ejecutar más de una instrucción en un solo ciclo) y dos gasoductos de cinco etapas. También incorpora 15 bancos de registro para facilitar una latencia de interrupción de 6 ciclos de reloj. También es fuerte en la aplicación de control del motor sino también en multimedia, audio del coche, tren motriz, control cuerpo automotor y Oficina + automatización de edificios
- SH-DSP - inicialmente desarrollado para el teléfono móvil mercado, utilizado en muchas aplicaciones que requieren un rendimiento de DSP para JPEG compresión etc..
- SH-3 - utilizado para aplicaciones móviles y portátiles tales como la Jornada, fuerte en Windows CE aplicaciones y mercado por muchos años en el mercado de navegación de coche
- SH-3-DSP - se utiliza principalmente en terminales multimedia y aplicaciones de redes, también en impresoras y máquinas de fax
- SH-4 - usa siempre que se requiera como terminales multimedia coche, alto rendimiento consolas de videojuegos, o set-top-boxes
- SH-5 - utilizado en aplicaciones multimedia de gama alta
- SH-X - núcleo convencional utilizado en varios sabores (con/sin unidad DSP o FPU) en la unidad de control de motor, equipo multimedia coche, set-top-boxes o teléfonos móviles
- SH-Mobile - Mobile SuperH procesador de aplicaciones; diseñado para descargar la procesamiento de aplicación de la baseband LSI
SH-2
El SH-2 es una arquitectura RISC de 32 bits, tiene 16 registros de propósito general, que lo hace muy adecuado para programas escritos en C.[citación necesitada]
Tiene una longitud de 16 bits de instrucción fija para código alta densidad y características un hardware multiplicar – acumular (MAC) del bloque para algoritmos DSP y tiene un oleoducto de cinco etapas.
El SH-2 tiene una caché para todos ROM-menos dispositivos.
También proporciona un registro-base-vector, global-base- y al registro un procedimiento.
Hoy la familia SH-2 se extiende desde 32 KB de flash a bordo hasta dispositivos ROM-menos. Se utiliza en una variedad de dispositivos diferentes con diferentes periféricos como CAN, Ethernet, temporizador de control de motor, ADC rápido y otros.
SH-2A
El SH-2A es una actualización del núcleo SH-2. Fue anunciado a principios de 2006.
En marcha en 2007 el SH-2A SH7211 base era más rápido incrustado flash microcontrolador de todo el mundo a 160 MHz. Posteriormente ha sido reemplazada por varios nuevos dispositivos SuperH a hasta 200 MHz.
Las nuevas características en el núcleo SH-2A incluyen:
- Arquitectura superescalar: ejecución de 2 instrucciones simultáneamente
- Arquitectura de Harvard
- Dos gasoductos de 5 etapas
- 15 registro de bancos para la respuesta de interrupción en 6 ciclos.
- FPU opcional
La familia SH-2A hoy abarca hasta un campo de 16 KB de memoria amplia e incluye muchas ROM menos variaciones. Cuentan con los dispositivos periféricos estándar tales como PUEDE, Ethernet, USB y más, así como más aplicación periféricos específicos tales como control del motor contadores de tiempo, TFT los controladores y periféricos dedicadas a las aplicaciones de automoción powertrain.
SH-4
El SH-4 es un CPU RISC de 32 bits y fue desarrollado para uso principal en aplicaciones multimedia, como de Sega Dreamcast y NAOMI sistemas de juegos. Incluye una unidad de punto flotante mucho más potente y funciones adicionales, junto con el procesamiento estándar entero de 32 bits y 16 bits instrucción tamaño.
SH-4 características incluyen:
- FPU con cuatro multiplicadores de punto flotante, precisión simple de 32 bits soporte y flotadores de doble precisión de 64 bits
- bus de punto flotante 128 bits que permite a 3,2 GB/s velocidad de transferencia de la caché de datos
- ómnibus de datos externo de 64 bits con memoria de 32 bits abordar, lo que permite un máximo de 4 GB de memoria direccionable con una tasa de transferencia de 800 MB/seg.
- Incorporado interrupción, DMA y controladores de administración de energía
Enlaces externos
- Renesas SuperH - productos, herramientas, manuales, App.Notes, información
- SH-4 CPU Core arquitectura por Hitachi y STMicroelectronics
- Lista de desarrollo de Linux SuperH
- DCTP - Hitachi 200 MHz SH-4
- Puerto de Debian en curso para SH4
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